Wishbone (bus del computer) - Wishbone (computer bus)

obliquo
Creato da Silicore Corporation
Larghezza in bit 8, 16, 32, 64
Stile Parallelo
Interfaccia hotplug No (sul bus chip)
Interfaccia esterna No
Interfacce Master e Slave Wishbone.

Il Wishbone Bus è un bus per computer hardware open source destinato a far comunicare tra loro le parti di un circuito integrato . L'obiettivo è quello di consentire la connessione di core diversi tra loro all'interno di un chip. Il Wishbone Bus è utilizzato da molti progetti nel progetto OpenCores .

Wishbone è inteso come un "bus logico". Non specifica le informazioni elettriche o la topologia del bus. Invece, la specifica è scritta in termini di "segnali", cicli di clock e livelli alti e bassi.

Questa ambiguità è intenzionale. Wishbone è stato creato per consentire ai progettisti di combinare diversi progetti scritti in Verilog , VHDL o altri linguaggi di descrizione logica per l'automazione dei progetti elettronici (EDA). Wishbone fornisce un modo standard per i progettisti di combinare questi progetti di logica hardware (chiamati "core"). Wishbone è definito per avere bus a 8, 16, 32 e 64 bit. Tutti i segnali sono sincroni a un singolo clock ma alcune risposte slave devono essere generate in modo combinatorio per ottenere le massime prestazioni. Wishbone consente l'aggiunta di un "bus tag" per descrivere i dati. Ma reset, semplici letture e scritture indirizzate, spostamento di blocchi di dati e cicli di bus indivisibili funzionano tutti senza tag.

Wishbone è open source , il che rende facile per ingegneri e hobbisti condividere progetti di dominio pubblico per la logica hardware su Internet. Per prevenire la prelazione delle sue tecnologie mediante brevetti aggressivi, la specifica Wishbone include esempi di arte precedente , per dimostrare che i suoi concetti sono di dominio pubblico.

Un dispositivo non è conforme alle specifiche Wishbone a meno che non includa una scheda dati che ne descriva le funzioni, la larghezza del bus, l'utilizzo, ecc. La promozione del riutilizzo di un progetto richiede la scheda dati. Rendere un design riutilizzabile a sua volta rende più facile condividerlo con gli altri.

La Simple Bus Architecture è una versione semplificata della specifica Wishbone.

Topologie a quadrilatero

Wishbone si adatta bene a topologie comuni come point-to-point, many-to-many (cioè il classico sistema bus), gerarchiche o anche fabric commutate come gli switch crossbar . Nelle topologie più esotiche, Wishbone richiede un controller o un arbitro del bus, ma i dispositivi mantengono ancora la stessa interfaccia.

Autobus condiviso

Wishbone bus condiviso.jpg

Flusso di dati

Wishbone pipeline.jpg

Interruttore traversa

Wishbone cross bar.jpg

Confronti

Segnali di controllo Wishbone rispetto ad altri standard bus System on a chip (SoC):

Wishbone => Avalon
obliquo Autobus Avalon Descrizione
ciclo = !scrivi_n o !leggi_n indica che è in corso un ciclo bus valido valid
stb = chipselect indica un ciclo di trasferimento dati valido
noi = !scrivi_n e leggi_n indica se il ciclo del bus locale corrente è un ciclo READ o WRITE. Il segnale viene negato durante i cicli READ e viene affermato durante i cicli WRITE.
ack = !waitrequest indica la conclusione di un normale ciclo di bus da parte del dispositivo slave.
Avalon => Braccio Oscillante
Autobus Avalon obliquo Descrizione
chipselect = stb indica che il dispositivo slave è selezionato.
write_n = !(ciclo e noi) ha indicato che il master richiede di scrivere sul dispositivo slave.
read_n = !(ciclo e !noi) ha indicato che il master richiede di leggere dal dispositivo slave.
richiesta di attesa = !ack indica che lo slave richiede che il master attenda.

Guarda anche

Riferimenti

link esterno